1.综合：【P6】
概念：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配过程
分类：
自然语言综合：从自然语言转换到VHDA语言算法标注；
从行为域到结构域的综合（行为综合）:从算法表述转换到寄存去传输级表述；
逻辑综合：从RTL级表述转换到逻辑门的表述；
从逻辑门表述转换到版图级表述，或转换到FPGA的配置网表文件
2.实体说明单元【P28】
ENTITY 实体名 IS
[GENERIC(参数名：数据类型)]
[PORT(端口表；数据类型)]
END ENTITY 实体名
注：关键词不可获取；数据类型是定义端口上流动信号的数据类型名；实体名属于标识符（可自定义，但不能使用软件自带元件名《or、latch》，不能以数字开头）
3.电路端口模式【P29】
IN OUT INOUT BUFFER
简述VHDL语言中端口模式IN，OUT，BUFFER和INOUT 各自的特点及OUT，BUFFER与INOUT的主要区别？
答：端口模式中各自的含义与特点为：IN：输入，只读；OUT：输出，只写；BUFFER：带反馈的输出，可读可写；INOUT：双向，可读可写。
OUT，BUFFER，INOUT各自的区别：OUT模式下的信号，在程序中只能作为对象被赋值，不能作为源赋给其他信号；BUFFER模式下的信号，在程序中既可作为对象被赋值，又可作为源赋给其他信号，对象和源是同时发生，是同一个信号；INOUT模式下的信号，双向传输，同样既做对象又可作源，但对象和源不是同一个信号。
4.结构体【P29】
描述设计实体的内部结构和外部设计实体端口
格式如下:
ARCHITECTURE 结构体名 OF 实体名 IS
[说明语句]
BEGIN
[功能描述语句]
END ARCHITECTURE 结构体名
5.库名称标识：【P30】
STD_LOGIC_1164、NUMERIC_BIT、NUMERIC_STD
6.字符串【P35】
一维字符数组，放双引号内
文字字符串：双引号扩起
数位字符串：基数符以“B”,"O","X"表示，放在字符串前面
“B” 二进制
"O" 八进制
"X" 十六进制
7.数据对象【P37】
变量、常量、信号
常数（常量）：
CONSTANT 常数名:数据类型 :=表达式
变量：局部量，只能再进程和子程序中使用，不能将信息带出对它做出定义的当前结构。变量的赋值时一种理想化的数据传输，时立即发生的不存在任何延时。主要作用是再进程中作为临时的数据存储单元。
VARIABLE 变量名:数据类型 :=初始值
信号：描述硬件系统的基本数据对象。信号可以作为设计实体中并行语句模块间的信息交流通道
SIGNAL 信号名:数据类型 :=初始值
信号的赋值可以出现在一个进程中，也可以直接出现在结构体的并行语句结构中，但它们复制的含义是不同的，前者顺序信号赋值，此时信号幅值操作要视进程是否已被启动，并且允许对同一信号进行多次赋值，后者属并行信号赋值，其赋值操纵是各自独立并行地发生的，且不允许对同一目标信号进行多次赋值。
题目2-2、2-3、2-5
8.VHDL强类型两个方面【P41】
任何数据对象都必须定义一个确定的数据类型，限定此数据对象的取值范围；要求再信号赋值、算术运算、逻辑操纵和数据比较等操纵中数据对象的数据类型是相同的。
9.VHDL数据类型四大类【P41】
标量型；
复合类型；
存取类型；
文件类型
10.BIT和 BIT_VECTOR 【P42】
11.STD_LOGIC
STD_LOGIC综合器可接受“X（或/和‘-’）”、“0”、“1”、“Z”
B :OUT STD_LOGIN_VECTOR(7 DOWNTO 0);——元素排序从高到低
SIGNAL A : STD_LOGIN_VECTOR(1 TO 4)
12.整型【P44】
VHDL综合器将整数作为无符号数处理，再使用整数时，综合器要求用RANGE子句为所定义的数限定范围，然后根据所限定的范围来 决定表式此信号或变量的二进制数的位数，VHDL综合器无法综合未限定范围的整数类型的信号或变量。
13.SIGNED和UNSIGNED类型【P45】
无符号数据类型(SIGNED)、有符号数据类型(UNSIGNED)以及小整型（SMALL_INT）
14.赋值语句（信号赋值语句和变量赋值语句）【P50】
<=信号
:=变量
15.CASE语句【P51】
16.PROCESS语句【P52】
实行规则：顺序描述语句部分是一段顺序执行的语句；规定每个进程语句在当他的某个敏感信号（由敏感信号参数表列出）的值改变时都必须立即完成某一功能行为，这个行为由进程语句中的顺序语句定义，行为的结果可以赋给信号，并通过信号被其他的PROCESS或并行赋值语句拂去或赋值。
17.并行操纵符&【P53】
18.D触发器的VHDL描述【P55】
19.破字实在看不懂【P57】
20.锁存器：【P58】
是一个电平触发型时序模块。当CLK为低电平时将保存其在高点平时锁入的数据
21.4位二进制加法计数器设计【P62】
22.计数器更常用的VHDL表达方式【P63】
23.其他顺序语句【P69】
WHILE 条件 LOOP
顺序语句
END LOOP
GENERIC参数定义语句：以一种说明的形式放在实体或块结构前的说明语句
GENERIC（常数名：数据类型[:设定值]）
{;常数名：数据类型[:设定值]}
24.简单信号赋值语句【P110】
25.条件信号赋值语句【P111】
26.选择信号赋值语句【P112】
像CASE语句一样，选择赋值语句不允许有条件重叠的现象，也不允许存在条件涵盖不全的情况；如果在条件句中未能覆盖所有条件选择，则必须在末尾加上OTHERS语句。
27.元件例化语句【P113】
【P115】
【P119】
